マイクロンのDDR5 SDRAMは、メモリ性能を85％以上向上させ、次世代のサーバーワークロードに対応
DDR5は、現時点で技術的に最も進歩したDRAMであり、メモリ性能を85％以上向上させ、次世代のサーバーワークロードに対応します。データセンターのプロセッサコア数の増加に伴いメモリ帯域幅と容量を増やしたい場合、DDR5は信頼性を向上させながらメモリ密度を2倍に上げることが可能です。
急速に拡大するデータセットと演算集約型アプリケーションの高度なワークロードにより、プロセッサコア数が増加し、現在のDRAMテクノロジでは帯域幅が不足します。DDR5は、DDR4と比較して性能を1.85倍以上向上させるとともに、現代のデータセンターが必要とするRAS（信頼性、可用性、および保守性）を向上させます。
マイクロン DDR5 TEP （Technical Enablement Program）
承認されたパートナーがアクセスできるリソース：
- 製品の開発やプラットフォームの構築に役に立つテクニカルリソース：データシートや電気的、サーマル、シミュレーションモデル
- 評価向けに選別されたDDR5コンポーネントとモジュールのサンプル (入手でき次第)
- DDR5 対応プラットフォームの設計および構築をサポートできるエコシステム・パートナーとの連携
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技術サポートおよびトレーニング資料
DDR5を使用する理由
- マルチコアCPUアーキテクチャにより、前年比でコンピューティングパフォーマンスの向上が継続
- CPUコア数の増加により、各コアで利用できるメモリの帯域幅は限定されてしまう
- DDR4は、データ転送速度の限界に達しており、メモリの帯域幅の拡大が難しい
- x86 CPUのコア要件ごとの次世代帯域幅を満たす、新しいメモリアーキテクチャが必要
- DDR5は、DDR4と比較して最大2倍のデータレートを提供
DDR5の利点
- 高性能なサーバーアプリケーションを実現するために完全に最適化されたデバイスおよびDIMMアーキテクチャ
- すべて2倍…データレート3200～6400、DIMMあたり2チャネル、BL16、バンクグループ（およびバンク）数2倍
- Same Bankリフレッシュにより帯域幅だけで6～10％改善
- DDR4と比較して3200で最大30％の帯域幅の向上
- DIMM上のPMICによりローカル電源が最適化され、モジュールにおけるPDNの問題を解決
- メモリ密度のスケーリング
- RASの改善（オン・ダイECC／ECCの透過性およびRFM）
DDR5の新機能
| 機能 | DDR5の改善点 |
|---|---|
| Multi-Purpose Command (MPC) | 初期化／トレーニング／較正に伴うシングルサイクル・コマンド：トレーニング前に複数のサイクル（拡張セットアップ／ホールド）にわたって実行できます。 |
| Loopback | 1つのループバックDQおよびループバックDQSにより、メモリコントローラはアレイへの書き込み／読み取りを行うことなくDRAMへ送信されたデータを監視できます。 |
| Package Output Driver Test Mode | このオプションモードでは、ホストがDRAMの1ビットの出力ドライバを個別にオンにして、他のすべてのビットを終端したままにすることで、DRAMパッケージの特性評価が可能になります。 |
| Refresh Management (RFM) | Row hammerとして知られている過剰なACTによるデータの不整合を保護するためのリフレッシュ管理機能です。RFMはバンクごとのACT回数に基づいており、コントローラはACT回数を追跡し、ACT回数が指定のしきい値（RAAIMT）に達するとRFMコマンドを発行する必要があります。RFMはオプションでベンダーが必要とする場合 (MR58 OP[0]=1) のみ有効です。 |
| Same Bank Refresh (REF_sb) | BG内の他のバンクをロックアウトせずに、1つのバンクをリフレッシュすることができ、帯域幅／性能が大幅に向上します。 |
基本アーキテクチャ: DDR5 vs DDR4
| 機能 | DDR4 | DDR5 | DDR5の改善点 |
|---|---|---|---|
| コアおよび I/O | 1.2V | 1.1V | Lower VDD および VDDQ低電圧化 |
| VPP | 2.5V | 1.8V | 電力の効率化 |
| Vref 入力 | 1 — ADDR/CMD | すべて内部 | CMD/ADDR信号の改善 |
| 密度 | 2Gb, 4Gb, 8Gb, 16Gb | 8Gb*, 16Gb, 24Gb, 32Gb, 64Gb | 幅広い容量をサポート |
| バンクグループ（BG） | 4 (x4,x8), 2 (x16) | 8 (x4,x8), 4 (x16) | 2倍のBG |
| バンク / BG | 4 | 4 (8Gb = 2) | 同等（例外：8Gbは、DDR4の半分） |
| 編成 | x4/x8/x16 | x4/x8/x16 | x16パッケージには、追加ピンあり（96B→102B） |
| ページサイズ（x4／x8／x16） | 512B/1KB/2KB | 1KB/1KB/2KB | D5 X4／X8ページサイズは同じ |
| マルチプレクスADDR／CMD | 3 | すべて | ピン削減 |
| ADDR/CMD入力 | 24 | 14 | 2サイクル (ACT, RD*, WR*, MRW*, MRR*) |
| CKEおよびODT入力 | 必要 | ODT （DM／DQ／DQS ODTの場合） およびCKEピン除去、CA ODTにCA_ODTピンを追加 | ピン削減のためにDM／DQ／DQS ODTコマンドはDDR5においてエンコード。 CA_ODTピンがCAピンのODTを制御 |
| ACT_n 入力 | はい、RAS／CAS／WEを多重化 | いいえ | ピン削減、CA0が扱う |
| オン・ダイECC | 非サポート | 必要 | RAS機能向上 |
| ECCの透過性 | いいえ | はい | RASをサポート |